數(shù)字集成電路（IC）設(shè)計(jì)是一個(gè)復(fù)雜而精細(xì)的過程，它涉及從概念到最終產(chǎn)品的多個(gè)步驟。對于任何進(jìn)入IC行業(yè)的新手來說，理解整個(gè)數(shù)字IC設(shè)計(jì)流程是至關(guān)重要的。
無論你是做前端，后端，還是驗(yàn)證，都需要對芯片的整個(gè)設(shè)計(jì)流程有個(gè)基本的了解。
這一塊內(nèi)容，你可以不深入了解，但不能不知道！
1、芯片設(shè)計(jì)流程圖
設(shè)計(jì)流程：
數(shù)字前端設(shè)計(jì) --> 驗(yàn)證--> 綜合 -->STA -->DFT --> 數(shù)字后端--> 后仿/Signoff --> 流片
2、數(shù)字IC設(shè)計(jì)的流程及每個(gè)流程需要做的工作
下面我用流程圖把設(shè)計(jì)的四大步以及要做的事情整理出來，主要分四大步：
1.1確定項(xiàng)目需求
首先做一款芯片需要有市場，一般公司會(huì)先做市場調(diào)研，比如最近市面上比較火的人工智能芯片，物聯(lián)網(wǎng)芯片，5G芯片，需求量都比較大。有了市場的需求我們就可以設(shè)計(jì)芯片的spec了。先由架構(gòu)工程師來設(shè)計(jì)架構(gòu)，確定芯片的功能，然后用算法進(jìn)行模擬仿真，最后得出一個(gè)可行的芯片設(shè)計(jì)方案。有了芯片的spec，下一步就可以做RTL conding了。
1.2前端設(shè)計(jì)
RTL（register transfer level) 設(shè)計(jì)：利用硬件描述語言，如VHDL，Verilog，System Verilog, 對電路以寄存器之間的傳輸為基礎(chǔ)進(jìn)行描述。
功能仿真：通常是有DV工程師來完成這部分工作，通過搭建testbench, 對電路功能進(jìn)行驗(yàn)證。
邏輯綜合：邏輯綜合是將電路的行為級(jí)描述，特別是RTL級(jí)描述轉(zhuǎn)化成為門級(jí)表達(dá)的過程。也就是將代碼翻譯成各種實(shí)際的元器件。
STA：（static timing analysis) 靜態(tài)時(shí)序分析，也就是套用特定的時(shí)序模型，針對特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制。
整個(gè)IC設(shè)計(jì)流程都是一個(gè)迭代的過程，每一步如果不能滿足要求，都要重復(fù)之前的過程，直至滿足要求為止，才能進(jìn)行下一步。
除了以上的步驟，前端設(shè)計(jì)還有一個(gè)步驟就是DFT，隨著芯片越來越大，DFT也就成為必不可少的一步。DFT（design for test）通常對芯片生產(chǎn)過程中的缺陷（如物理缺陷、材料缺陷、封裝缺陷等）做測試工作。
完成以上的工作后，就生成nestlist交給后端。
1.3后端設(shè)計(jì)
下圖給出了后端設(shè)計(jì)的流程及主要工作。
Place & Route一般由后端工程師來做，Physical Design Engineer.
后端里DRC就是要檢查設(shè)計(jì)規(guī)則是否符合芯片制造商的要求，這樣才能正確的生產(chǎn)芯片。
最后上一個(gè)全家福：
這里就不對每一步做具體的介紹了，因?yàn)閮?nèi)容實(shí)在太多，每一點(diǎn)都可以挖掘的很深入。
后端完成工作后，最終會(huì)生成GDSII格式的文件，交由芯片制造商流片。
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