一文讀懂DRAM之DDR4 和 DDR5的不同

2025-12-04 10:56:48 31

一、先把大框架捋清楚：DRAM、DDR 是啥？

DRAM（Dynamic RAM）：

每一 bit = 一個電容 + 一個晶體管（1T1C），靠電容存電荷表示 0/1
電荷會漏，所以要周期性刷新（refresh）

DDR（Double Data Rate SDRAM）：

同一時鐘周期的上升沿 + 下降沿都傳數據，所以叫“雙倍數據率”

DDR4 和 DDR5 都是 同步 DRAM（SDRAM）家族的成員，差別不在于“本質結構”，而是在于：

速率/帶寬
總線結構（通道劃分、bank 組織等）
電氣規范（電壓、信號完整性）
封裝及容量演進

可以簡單理解：

DDR5 是 DDR4 的“高頻、高并行、細顆粒度、低功耗+更難搞 SI/PI”的升級版。

二、從“外行視角”先說幾個關鍵區別，再往里扎

工程師對比時，通常先看幾個硬指標（典型值，方便心里有數）：

項目	DDR4	DDR5
典型數據速率	2133–3200 MT/s（主流至 3200）	4800–8400 MT/s（起步就 4800）
電壓 VDD	1.2 V（低壓版 1.05V）	1.1 V（后續還有更低）
DIMM 通道結構	1 個 64-bit 通道	2 個獨立 32-bit 通道
Bank 數量	16 bank	32 bank（分成 8 bank group）
典型單條容量	4–32 GB	16–128 GB（隨工藝演進繼續上）
PMIC	主板上	挪到 DIMM 條上（電源片上條）
ECC 機制（內部）	有一些基礎內部 ECC	更強的 on-die ECC

這張表先給你一個感性認識：

DDR5 = 頻率翻倍、帶寬翻倍、通道更細、并行度更高、電壓更低、模塊更復雜。

下面我們按工程師習慣，分層拆開講。

三、從“系統架構”視角：控制器 + 通道的差異

1. DDR4：一個 DIMM = 一個 64-bit 通道

CPU/SoC 內部的內存控制器（IMC）看到的是：

每條 DIMM = 一個 64-bit（不含 ECC）數據通道

布局（對外）大致是：

地址/控制線：共享
數據線：64-bit DQ + DQS 差分組

對控制器來說，訪問粒度通常是：

一個 Burst = 8 個時鐘（BL8），雙沿采樣
訪問單位：cache line 級（比如 64B）

2. DDR5：一個 DIMM 里拆成兩個 32-bit 子通道

DDR5 最大的結構變化之一：

一個 DIMM 邏輯上是 兩個獨立的 32-bit 通道

例如：32-bit 通道 A + 32-bit 通道 B

好處：

訪問粒度更小：一次只訪問 32-bit 寬度的子通道，減小訪問浪費
控制器可以 并行調度兩個子通道，提高總吞吐
更容易做到高頻下的時序與 SI 收斂

對系統工程師的影響：

內存控制器的通道數上去了（“論通道數”可能翻倍）
規劃時序、排布時要按 sub-channel 級別來考慮帶寬利用率

類比：
DDR4 是一條寬 64 車道的大高速，
DDR5 等效拆成兩條各 32 車道的高速，可以分別調度不同車流，減少“整條高速只為了一輛車開放”的浪費。

四、從“內部結構”視角：bank / bank group / 并行性

1. DDR4 的 bank 組織

DDR4 一般是：

16 banks
分成 4 個 bank group

訪問時有經典的：

激活（ACT）：把 row 從 cell array 拉到 row buffer
讀/寫（READ/WRITE）
預充電（PRE）

bank 越多，意味著：

同時可以有更多 row 處于“打開”或“半打開”的狀態
可以在控制器層做更多 bank 間交錯（interleave），提升總吞吐

2. DDR5：更多 banks + 更細粒度調度

DDR5 把 bank 數增加到 32 個，通常分成 8 個 bank group
更多 bank 帶來：

更高的 并行訪問能力：不同 bank 可以交錯讀寫
更高的 時序調度難度：控制器端算法更復雜

對工程師來說，這意味著：

控制器需要更智能的調度算法（bank interleaving、行命中優化）
在高并發訪問場景下，DDR5 更容易壓榨出帶寬

五、從“接口速率 & 時序”視角：為什么 DDR5 頻率能上這么高？

1. 速率提升

DDR4 主流：

JEDEC 標準最高到 3200 MT/s

DDR5 起步：

4800、5600 MT/s 起
后續標準可以到 6400、7200、甚至更高

真正挑戰在于：

頻率翻倍 → 時鐘周期縮短 → 時序窗（eye）變得很窄
這就需要：

更強的 信號完整性設計（SI）
更嚴苛的 布線與 PCB 工藝要求
更復雜的訓練（training）和校準（calibration）機制

2. DDR5 引入更復雜的訓練機制

在高頻下，為保證：

DQ-DQS 對齊
read/write leveling
Vref 調整

控制器在初始化階段要進行更復雜的：

寫入校準（write leveling）
讀出校準（read leveling）
DFE/CTLE 之類的補償（不同廠支持略有差異）

對固件/PHY 工程師的影響：

DDR5 bring-up 更難，比 DDR4 多很多寄存器和步驟
仿真時需要更多關注：

skew budget
timing margin
jitter/tock noise

六、從“電氣與電源”視角：為什么 DDR5 更考驗 PI 和封裝？

1. 電壓下降：從 1.2 V → 1.1 V

目的是：在更高頻率下控制功耗和發熱
對 DRAM die 來說：

cell 電容更小，電壓更低 → 信號裕量更緊張
sense amp 更難設計，好在制程也在進步

2. 最大變化：PMIC 上條，電源管理“上移”

在 DDR4 時代：

主板上通常有 DC/DC 轉換，給內存條送：

1.2 V（VDD）
其他輔助電壓

DDR5 時代：

引入 on-DIMM PMIC（電源管理 IC）

主板只提供相對較高電壓（例如 5V/12V）
PMIC 在內存條上完成降壓、分配各路電源

結果是：

主板電源設計相對簡化一點（但仍需注意紋波/瞬態）
內存條成本上升（多一顆 PMIC + 更復雜 PCB）
電源噪聲和瞬態響應更貼近 DRAM die，本地管理更靈活

對系統工程師的影響：

DDR5 內存條更貴、不只是“芯片更貴”，封裝/板子/PMIC 全加價
PI 仿真要同時考慮：

主板 → DIMM 供電路徑
DIMM 上電源平面、去耦網絡、PMIC 開關噪聲

七、從“可靠性/糾錯”視角：on-die ECC 的意義

1. DDR4 階段的 ECC

ECC 一般是 系統級的：

服務器用 ECC DIMM：64-bit 數據 + 8-bit 校驗 → 72-bit 總線

DRAM die 內部也有一些基本的錯誤檢測機制，但對外是透明的

2. DDR5 加強 on-die ECC

原因很簡單：

工藝節點繼續往 1x/1y/1z nm 和甚至更先進走，單 cell 容量更小，容錯能力更低
高頻、低電壓下，軟錯誤、隨機位翻轉概率上升

DDR5 的 on-die ECC：

主要是為了提高單顆 DRAM die 的良率和可靠性，對外部系統是透明的
不等同于服務器那種系統級 ECC（后者仍然需要）

對制造/良率工程師的意義：

on-die ECC 允許在 bit/cell 出現少量缺陷時仍然通過，等于提升有效良率
設計上會在 area/cost 和 ECC 邏輯之間權衡

八、從“封裝 & 模組”視角：顆粒、容量、工藝差異

1. 封裝形態

DDR4/DDR5 顆粒本身封裝形式（如 BGA）相似，但：

DDR5 顆粒引腳/信號定義不同
對布線層數、阻抗控制、via 工藝要求更苛刻

2. 容量提升路徑

容量的提升來源：

單顆 die 容量變大（工藝更先進，電容堆更高）
多 die 堆疊（3D 堆疊、TSV 或 wire bonding）
單條 DIMM 上的顆粒數量增加（多 rank）

DDR5 在設計之初就考慮了更大的單 DIMM 容量：

16GB、32GB、64GB、128GB 會逐漸成為常態
對于服務器：單 CPU 支持的最大內存容量大幅提升

九、從“應用/選型”的角度：工程上什么時候用 DDR4，什么時候上 DDR5？

1. 什么時候繼續用 DDR4？

一般是這些場景：

成本極度敏感：

工業控制、小家電、低端網關、教育/政企 PC

性能需求一般：

不要求超高帶寬，滿足基本系統運行即可

平臺已成熟：

SoC/CPU 已經定型，只支持 DDR4（重新做 DDR5 控制器代價太大）

生命周期考慮：

有些工業/汽車平臺生命周期很長，寧愿用成熟的 DDR4

2. 什么時候必須上 DDR5？

主要看兩點：帶寬需求 + 平臺代際

新一代 CPU / GPU / AI 加速卡平臺：

x86 服務器（Intel/AMD 新平臺）
高算力 SoC（AI、HPC、5G 基站等）

極高內存帶寬需求的場景：

大規模數據庫
高速網絡設備
AI 訓練/推理服務器

目標是：

提高每瓦帶寬（bandwidth per watt）
提升單機內存容量上限

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